web-dev-qa-db-ja.com

Core2デュオメモリ-キャッシュ「転送ユニットサイズ」

私は一種の「キャッシュエミュレーター」を開発していますが、コア2デュオプロセッサーのメインメモリとL2キャッシュ間の転送ユニットのサイズを知る必要があります。誰もがそれを知っていますか？ありがとう。

memorycpu
5
akappa

さて、x86の専門用語では、L2「キャッシュライン」が両方ともL2キャッシュのストレージ割り当ての単位であることがわかりましたおよび RAMおよびL2。

Core 2デュオでは、キャッシュラインの幅は64バイトなので、私の質問に答えます:)

0
akappa

マイクロアーキテクチャ

「Core2Duo」プロセッサーは、Coreマイクロアーキテクチャー設計で作られています。

マイクロアーキテクチャの詳細

Intelのドキュメント（PDFのVol。1、2-15、49ページ） によると、L2キャッシュには256ビットの内部データパスがあるため、これはL2キャッシュからL1および命令になります。フェッチ/デコード。

数ページ後（Vol。1、2-32）、プロセッサーコアが3GHzでFSB 1333MHz 。

ibus-transfer-amt/bus-clock = (256 bits / (8 bits / byte))
     = 32 bytes/clock

bytes-per-sec = (10.6 GB) * (2^30 bytes/GB)
     = 11,381,663,334 bytes/sec

ibus-clk-fq = (bytes-per-sec) / (ibus-transfer-amt/bus-clock)
     ≈ 355,676,979.19 Hz
     ≈ 355.7 MHz

fsb-divisor = (1333 MHz) / (355.7 MHz)
     ≈ 3.75

Intelのドキュメントには、1333MHzおよび10.6GB/sでのこのプロセッサのFSB）も記載されているため、同様に計算できるはずです。

1
Lara Dougan

CPUが64ビット互換の場合、各チャネルは64ビット幅です。デュアルチャネルDDR2メモリには、CPUへの128ビット幅の経路が必要です。ただし、CPUとそのl2キャッシュ間のバスは64ビット幅である必要があります。

0
Will Gunn