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std_logic_vectorsの追加エラー

2つのstd_logic_vectorを追加する単純なモジュールが欲しい。ただし、以下のコードを+演算子と共に使用すると、合成されません。

library IEEE; 
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;

entity add_module is
        port(
  pr_in1   : in std_logic_vector(31 downto 0);
  pr_in2   : in std_logic_vector(31 downto 0);
  pr_out   : out std_logic_vector(31 downto 0)  
        );
end add_module;

architecture Behavior of add_module is

begin

    pr_out <= pr_in1 + pr_in2;

end architecture Behavior;

XSTから表示されるエラーメッセージ

行17。+は、このコンテキストではそのようなオペランドを持つことはできません。

図書館が恋しい？可能であれば、入力を自然数に変換したくありません。

どうもありがとう

vhdlfpga
18
Mike21

Std_logic_vectorsが署名されているか、署名されていないかをコンパイラにどのように知らせますか？加算器の実装はこれら2つの場合で同じではないため、コンパイラーに何を実行させたいかをコンパイラーに明示的に通知する必要があります;-)

注：StackOverflowでのVHDL構文の強調表示は簡単ではありません。このコードをコピーして、お好みのVHDLエディターに貼り付けると、読みやすくなります。

library IEEE; 
use IEEE.std_logic_1164.all;
-- use IEEE.std_logic_arith.all; -- don't use this
use IEEE.numeric_std.all; -- use that, it's a better coding guideline

-- Also, never ever use IEEE.std_unsigned.all or IEEE.std_signed.all, these
-- are the worst libraries ever. They automatically cast all your vectors
-- to signed or unsigned. Talk about maintainability and strong typed language...

entity add_module is
  port(
    pr_in1   : in std_logic_vector(31 downto 0);
    pr_in2   : in std_logic_vector(31 downto 0);
    pr_out   : out std_logic_vector(31 downto 0)  
  );
end add_module;

architecture Behavior of add_module is
begin

  -- Here, you first need to cast your input vectors to signed or unsigned 
  -- (according to your needs). Then, you will be allowed to add them.
  -- The result will be a signed or unsigned vector, so you won't be able
  -- to assign it directly to your output vector. You first need to cast
  -- the result to std_logic_vector.

  -- This is the safest and best way to do a computation in VHDL.

  pr_out <= std_logic_vector(unsigned(pr_in1) + unsigned(pr_in2));

end architecture Behavior;
22
Aurelien Ribon

しないでくださいstd_logic_arith-私は これについて書かれた （ある程度の長さで）を書きました。

Doは、numeric_stdを使用し、エンティティポートでは正しいタイプを使用します。算術演算を行う場合は、数値型（整数、または（符号なしの）ベクタを適宜使用してください）。彼らは完全にうまく合成します。

std_logic_vectorsは

  • 数値（制御ビットのセット、ランダムデータビット）を気にしない場合
  • 入力のタイプがわからない場合（制御フラグに基づいて、符号付き数値と符号なし数値の両方を操作できる加算器など）。
5
Martin Thompson

Numeric_stdを使用するための@Aurelienからの良いアドバイス。

2つの32ビット値を追加すると33ビット値になる可能性があり、オーバーフローの処理方法を決定することに注意してください。

0
George